单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2021/2/22,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,,,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,,,*,第5章存储器与可编程逻辑器件,,第,5,章存储器与可编程逻辑器件第,5,章存储器与可编程逻辑器件,ROM,的分类掩膜,ROM,：不能改写。
PROM,：只能改写一次EPROM,：可以改写多次存储器的分类,RAM,：在工作时既能从中读出（取出）信息，又能随时写入（存入）信息，但断电后所存信息消失ROM,：在工作时只能从中读出信息，不能写入信息，且断电后其所存信息在仍能保持第,5,章 存储器与可编程逻辑器件,2,1,2021/2/22,第5章存储器与可编程逻辑器件第5章存储器与可编程逻辑器件第5,ROM,的分类,掩膜,ROM,：不能改写PROM,：只能改写一次EPROM,：可以改写多次存储器的分类,RAM,：在工作时既能从中读出（取出）信息，又能随时写入（存入）信息，但断电后所存信息消失ROM,：在工作时只能从中读出信息，不能写入信息，且断电后其所存信息在仍能保持第,5,章 存储器与可编程逻辑器件,2,2021/2/22,ROM的分类掩膜ROM：不能改写PROM：只能改写一次E,5.1,只读存储器（,ROM,）,5.1.1 ROM,的结构及工作原理,5.1.2 ROM,的应用,5.1.3 ROM,容量扩展,3,2021/2/22,5.1 只读存储器（ROM）5.1.1 ROM的结构,5.1.1 ROM,的结构及工作原理,1,、,ROM,的结构,存储容量＝字线数,×,位线数＝,2,n,×b,（位）,,存储单元地址,,,4,2021/2/22,5.1.1 ROM的结构及工作原理1、ROM的结构存储容,2,、,ROM,的工作原理,4×4,位,ROM,地址译码器,存储体,5,2021/2/22,2、ROM的工作原理4×4位ROM地址译码器存储体52021,存储内容,6,2021/2/22,存储内容62021/2/22,A,1,=0A,0,=0,W,0,=1,W,1,=0,W,2,=0,W,3,=0,D,3,=1,D,1,=1,D,0,=1,D,2,=0,,7,2021/2/22,A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1,A,1,=0A,0,=1,W,0,=0,W,1,=1,W,2,=0,W,3,=0,D,3,=0,D,1,=0,D,0,=1,D,2,=1,,8,2021/2/22,A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1,A,1,=1A,0,=0,W,0,=0,W,1,=0,W,2,=1,W,3,=0,D,3,=1,D,1,=0,D,0,=0,D,2,=1,,9,2021/2/22,A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1,A,1,=1A,0,=1,W,0,=0,W,1,=0,W,2,=0,W,3,=1,D,3,=0,D,1,=1,D,0,=1,D,2,=1,,10,2021/2/22,A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1,ROM,的简化画法,地址译码器产生了输入变量的全部最小项,存储体实现了有关最小项的或运算,与阵列固定,或阵列可编程,连接,断开,11,2021/2/22,ROM的简化画法地址译码器产生了输入变量的全部最小项存储体实,5.1.2 ROM,的应用,1,、用,ROM,实现组合逻辑函数,逻辑表达式,真值表或最小项表达式,,1,,1,按,A,、,B,、,C,、,D,排列变量，并将,Y,1,、,Y,2,扩展成为,4,变量的逻辑函数。
12,2021/2/22,5.1.2 ROM的应用1、用ROM实现组合逻辑函数逻辑,,2,,2,选择,ROM,，画阵列图,13,2021/2/22,2 2 选择ROM，画阵列图132021/2/22,2,、用,ROM,作函数运算表,用,ROM,构成能实现函数,y,＝,x,2,的运算表电路例,设,x,的取值范围为,0,～,15,的正整数，则对应的是,4,位二进制正整数，用,B,＝,B,3,B,2,B,1,B,0,表示根据,y,＝,x,2,可算出,y,的最大值是,15,2,＝,225,，可以用,8,位二进制数,Y,＝,Y,7,Y,6,Y,5,Y,4,Y,3,Y,2,Y,1,Y,0,表示由此可列出,Y,＝,B,2,即,y,＝,x,2,的真值表14,2021/2/22,2、用ROM作函数运算表用ROM构成能实现函数y＝x2的运算,真值表,15,2021/2/22,真值表152021/2/22,逻辑表达式,16,2021/2/22,逻辑表达式162021/2/22,阵列图,17,2021/2/22,阵列图172021/2/22,5.1.3 ROM,的容量扩展,EPROM,芯片２７２５６,正常使用时，,V,CC,=5V,，,V,PP,=5V,。
编程时，,V,PP,=25V,OE,为输出使能端，,OE=0,时允许输出；,OE=1,时，输出被禁止，,ROM,输出端为高阻态CS,为片选端，,CS=0,时，,ROM,工作；,CS=1,时，,ROM,停止工作，且输出为高阻态（不论,OE,为何值）18,2021/2/22,5.1.3 ROM的容量扩展EPROM芯片２７２５６正常,1,、位扩展（字长的扩展）,地址线及控制线分别并联,输出一个作为高,8,位，另一个作为低,8,位,用两片,27256,扩展成,32k,×,16,位,EPROM,19,2021/2/22,1、位扩展（字长的扩展）地址线及控制线分别并联输出一个作为高,2,、字扩展（字数扩展，地址码扩展）,用,4,片,27256,扩展成,4,×,32k,×,８,位,EPROM,OE,端、输出线及地址线分别并联,高位地址,A,15,、,A,16,作为,2,线,-4,线译码器的输入信号，经译码后产生的,4,个输出信号分别接到,4,个芯片的,CS,端,20,2021/2/22,2、字扩展（字数扩展，地址码扩展）用4片27256扩展成4×,本节小结,只读存储器在存入数据以后，不能用简单的方法更改，即在工作时它的存储内容是固定不变的，只能从中读出信息，不能写入信息，并且其所存储的信息在断电后仍能保持，常用于存放固定的信息。
ROM,由地址译码器和存储体两部分构成地址译码器产生了输入变量的全部最小项，即实现了对输入变量的与运算；存储体实现了有关最小项的或运算因此，,ROM,实际上是由与门阵列和或门阵列构成的组合电路，利用,ROM,可以实现任何组合逻辑函数利用,ROM,实现组合函数的步骤：（,1,）列出函数的真值表或写出函数的最小项表达式2,）选择合适的,ROM,，画出函数的阵列图21,2021/2/22,本节小结 只读存储器在存入数据以后，不能用简单的方法更改，,5.2,随机存取存储器（,RAM,）,5.2.1 RAM,的结构,5.2.2 RAM,容量的扩张,22,2021/2/22,5.2 随机存取存储器（RAM）5.2.1 RAM的结,RAM,是由许许多多的基本寄存器组合起来构成的大规模集成电路RAM,中的每个寄存器称为一个字，寄存器中的每一位称为一个存储单元寄存器的个数（字数）与寄存器中存储单元个数（位数）的乘积，叫做,RAM,的容量按照,RAM,中寄存器位数的不同，,RAM,有多字,1,位和多字多位两种结构形式在多字,1,位结构中，每个寄存器都只有,1,位，例如一个容量为,1024×1,位的,RAM,，就是一个有,1024,个,1,位寄存器的,RAM,。
多字多位结构中，每个寄存器都有多位，例如一个容量为,256×4,位的,RAM,，就是一个有,256,个,4,位寄存器的,RAM,5.2.1 RAM,的结构,23,2021/2/22,RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路由大量寄存器,构成的矩阵,用以决定访问,哪个字单元,用以决定芯,片是否工作,用以决定对,被选中的单元,是读还是写,读出及写入,数据的通道,24,2021/2/22,由大量寄存器用以决定访问用以决定芯用以决定对读出及写入242,容量为,256×4 RAM,的存储矩阵,存储单元,1024,个存储单元排成,32,行,×32,列的矩阵,,每根行选择线选择一行,每根列选择线选择一个字列,Y,1,＝,1,，,X,2,＝,1,，位于,X,2,和,Y,1,交叉处的字单元可以进行读出或写入操作，而其余任何字单元都不会被选中25,2021/2/22,容量为256×4 RAM的存储矩阵存储单元1024个存储单元,地址的选择通过地址译码器来实现地址译码器由行译码器和列译码器组成行、列译码器的输出即为行、列选择线，由它们共同确定欲选择的地址单元256×4 RAM,存储矩阵中，,256,个字需要,8,位地址码,A,7,～,A,0,。
其中高,3,位,A,7,～,A,5,用于列译码输入，低,5,位,A,4,～,A,0,用于行译码输入A,7,～,A,0,=00100010,时，,Y,1,=1,、,X,2,=1,，选中,X,2,和,Y,1,交叉的字单元00010,0 0 1,26,2021/2/22,地址的选择通过地址译码器来实现地址译码器由行译码器和列译码,集成,2kB×8,位,RAM6116,写入控制端,片选端,输出使能端,27,2021/2/22,集成2kB×8位RAM6116写入控制端片选端输出使能端27,5.2.2 RAM,容量的扩展,位扩展,将地址线、读／写线和,片选线对应地并联在一起,输入／输出（,I/O,）分开,使用作为字的各个位线,28,2021/2/22,5.2.2 RAM容量的扩展位扩展将地址线、读／写线和输,字扩展,输入／输出（,I/O,）线并联,要增加的地址线,A,10,～,A,12,与译码器的输入相连，,译码器的输出分别接至,8,片,RAM,的片选控制端,29,2021/2/22,字扩展输入／输出（I/O）线并联要增加的地址线A10～A12,本节小结：,随机存取存储器（,RAM,）可以在任意时刻、对任意选中的存储单元进行信息的存入（写入）或取出（读出）操作。
与只读存储器,ROM,相比，,RAM,最大的优点是存取方便，使用灵活，既能不破坏地读出所存信息，又能随时写入新的内容其缺点是一旦停电，所存内容便全部丢失RAM,由存储矩阵、地址译码器、读／写控制电路、输入／输出电路和片选控制电路等组成实际上,RAM,是由许许多多的基本寄存器组合起来构成的大规模集成电路当单片,RAM,不能满足存储容量的要求时，可以把若干片,RAM,联在一起，以扩展存储容量，扩展的方法有位扩展和字扩展两种，在实际应用中，常将两种方法相互结合来达到预期要求30,2021/2/22,本节小结： 随机存取存储器（RAM）可以在任意时刻、对任意,5.3,可编程逻辑器件（,PLD,）,5.3.1 PLD,的基本结构,5.3.2 PLD,的分类,5.3.3 PLA,应用,31,2021/2/22,5.3 可编程逻辑器件（PLD）5.3.1 PLD的,5.3.1 PLD,的基本结构,PLD,的基本结构,门电路的简化画法,32,2021/2/22,5.3.1 PLD的基本结构PLD的基本结构门电路的简化,5.3.2 PLD,分类,电可擦除,E,2,CMOS,工艺制造,双极型熔丝，不可擦除,OLMC (Output Logic Macro Cell),输出端具有可编程的输出宏单元，可被编程为不同的工作状态，具有不同的电路结构。
典型产品有,GAL16V8,，,GAL20V8,等可编程组态包括：,·,不同工作模式,·,专用输入模式,·,专用输出模式,·,带反馈的组合输出模式,·,时序逻辑的组合输出模式,·,寄存器输出模式,类似于,PROM,，但输入不全译码,输入全译码,PAL,具有多种不同类型的输出结构和反馈方式，可分为：,,·,专用输出结构,·,可编程输入输出结构,·,带反馈的寄存器输出结构,·,异或结构,·,算术选通反馈结构,33,2021/2/22,5.3.2 PLD分类电可擦除双极型熔丝，不可擦除OLM,PLD,包括：,·,复杂可编程逻辑器件（,CPLD,）,,CPLD,仍然是“与－或”阵列,,,但其集成度更高，功能更强，引脚更多，采用的是,VLSI,工艺制造·,现场可编程门阵列（,FPGA,）,美国,Xilinx,公司产品是一种结构不同于前面所述的基于“与－或”阵列 的新型可编程逻辑器件它采用门陈列（可编程开关）（,GA,）的结构形式，具有更高的集成度，更强的逻辑实现能力和更好的设计灵活性，集成度可达,100,万门,/,片以上34,2021/2/22,PLD包括：342021/2/22,35,2021/2/22,352021/2/22,寄存器输出结构：,带有,异或,门的可编程 输入/输出结构,输出三态缓冲（由与逻辑阵列控制）,输出信号互补反馈到与逻辑阵列中,用途：产生复杂的组合逻辑函数,在输出端插入,D,触发器阵列,状态及输出均互补反馈到与逻辑阵列中,输出三态缓冲由公共控制线控制,用途：组成各类时序逻辑电路,36,2021/2/22,寄存器输出结构：带有异或门的可编程 输入/输出结构输出三态缓,输出逻辑宏单元（,OLMC,）,37,2021/2/22,输出逻辑宏单元（OLMC）372021/2/22,38,2021/2/22,382021/2/22,5.3.3 PLA,的应用,用,PLA,实现逻辑函数的基本原理是基于函数的最简与或表达式,例,用,PLD,实现下列函数,各函数已是最简,39,2021/2/22,5.3.3 PLA的应用用PLA实现逻辑函数的基本原理是,阵列图,40,2021/2/22,阵列图402021/2/22,本节小结,PLD,的主体是由与门和或门构成的与阵列和或阵列，因此，可利用,PLD,来实现任何组合逻辑函数，,GAL,还可用于实现时序逻辑电路。
用,PLA,实现逻辑函数的基本原理是基于函数的最简与或表达式用,PLA,实现逻辑函数时，首先需将函数化为最简与或式，然后画出,PLA,的阵列图41,2021/2/22,本节小结PLD的主体是由与门和或门构成的与阵列和或阵列，因此,谢谢！,42,2021/2/22,谢谢！422021/2/22,。
